第9期 2020/07/31
摩爾定律既已失效，我們該用什么方法衡量半導體進步？
是時候對傳統摩爾定律說拜拜了。
當前，最著名的技術準則之一當數摩爾定律。在過去超過55年時間里，這一“定律”成功概括并預測了晶體管尺寸不斷縮小，每兩年左右實現一次技術節點升級的趨勢。這反過來又成為半導體工程師們的奮進動力，讓他們付出一切，只為在規定的時限之內將同一塊芯片中所容納的晶體管數量再增加一倍。
然而，當初Gordon Moore第一次提出這項影響深遠的定律時，還不存在節點之類的概念，而且當時一塊集成電路上只能容納約50個晶體管。
但經過數十的艱苦耕耘與數千億美元的投資，看看我們現在已經走了多遠！如果您正好是在自己的手機上閱讀本文，那么您手機使用的內部處理器很可能使用的正是所謂7納米節點工藝。這意味著在一平方毫米的芯片中可以容納約1億個晶體管。5納米節點處理器現已投入生產，行業領導者甚至能夠在未來十年之內打造出1納米節點。
但在此之后，半導體行業該向何處去？
畢竟1納米幾乎只是5個硅原子的寬度。很明顯，摩爾定律將很快失效，半導體制造技術將無法通過晶體管尺寸縮小進一步提高處理能力。死路一條，注定是死路一條。
但真是這樣嗎？不一定，因為用制程節點來描述半導體系統本身就不太準確。事實上，7納米晶體管中的大部分關鍵特征都遠不止7納米，而且這種命名與物理現實之間脫節的狀況已經存在了二十年之久。這當然不是什么秘密，但卻帶來了一系列糟糕的后果。
“即使不完美，我們仍然應該努力達成共識，找到一種比當前制程節點更準確的半導體發展描述方式。”—Michael Mayberry，英特爾公司CTO
而且大家對于“制程節點”的持續關注，實際上是忽略了另一個更為重要的事實，即即使不再對CMOS晶體管的幾何結構進行下壓縮，半導體技術仍然能夠繼續找到新的發展道路。另一個問題是，以制程節點為中心的半導體發展觀已經不能再像過去那樣真正推動行業的發展。最后，人們只是在把無數資源投入進去，只求換得一個看起來更漂亮、但卻毫無意義的數字。
因此，我們有必要尋找更好的方法，替代現有標準為半導體的后續發展制定更明確的考核標準。但是，在這樣一個競爭激烈且各參與廠商向來勢同水火的行業中，專家們真能團結起來、共商大是嗎？希望可以，因為只有這樣，我們才能再一次幫助這個世界上最大、最重要、也最具活動的行業找到明確的前進方向。
那么，我們到底是怎么走到這一步的？換句話說，任何過去一百年中最重要的技術成果之一，微處理器為什么就走上了“拼制程節點”這條邪路？自1971年英特爾4004微處理器亮相以下，MOS晶體管的線性尺寸縮小至約千分之一，單一芯片上的晶體管數量增加到約1500萬倍。而長久以來，人們衡量這種集成密度進步的度量標準主要是尺寸，即金屬半節距與柵極長度。這樣的選擇主要是為了偷懶，因為它們在很長一段時間內幾乎沒有什么變化。
金屬半節距是指導芯片之上從一個金屬互連點到下一個金屬互連點的間距的一半。直到十年之前，二維或者叫“平面”晶體管設計一直占據著主導地位，而其中的柵極長度用于衡量晶體管源極與漏極之間的空間。器件的柵極堆疊位于該空間之內，用于控制源極與漏極之間的電子流動。從歷史角度看，柵極長度成為決定晶體管性能的最重要指標，因為柵極長度越短，則代表器件的開關速度越快。
在柵極長度與金屬半節距大致相等的時代，二者共同構成了芯片制造技術的基本特征，即節點數。芯片上的這些指標通常每過一代縮小30%，從而成功使晶體管密度加倍——簡單的自述，矩形的長和寬尺寸各減小30%，則意味著面積減半。
在上世紀七十年代到八十年代，以柵極長度與半節距衡量節點數的作法一直沒有問題。但到九十年代中期，二者開始脫鉤。為了繼續在速度與設備效率方面取得歷史性突破，芯片制造商開始更積極地縮減柵極長度。例如，所謂130納米節點制程的晶體管實際上使用的是70納米的柵極，結果就是摩爾定律的密度翻倍之道被保持了下去——只是將柵極長度排除在外。而半導體行業基本上仍然延續著原本的節點命名習慣。
缺乏實際意義的技術節點
上世紀九十年代中期之前，邏輯技術節點就等同于CMOS晶體管的柵極長度。有一段時間，柵極長度的收縮速度要更快一些，但隨后又開始保持同步。
斯坦福大學納米電子實驗室，IEEE 2020年設備與系統國際發展路線圖
GMT方法
光刻技術的局限: 目前最先進的光刻技術當數極紫外光刻技術，光波長為13.5納米。這意味著芯片特征的收縮空間即將耗盡，芯片制造商也不得不向單片式3D集成求助，通過增加芯片分層的方式保證CMOS密度的繼續增加。GMT方法所關注的也正是其中兩項最關鍵特征（柵極節距與金屬節距）的大小與層數。
斯坦福大學納米電子實驗室，IEEE 2020年設備與系統國際發展路線圖
2000年初的技術發展又帶來了新的變化，處理器開始關注自身運行功耗。工程師們找到了保持設備繼續改進的方法，例如讓晶體管的一部分硅置于源極之下，從而使電荷載流子能在較低電壓下更快通過，從而在提高CMOS器件速度與能源效率的同時，又無需進一步加壓柵極長度。
但為了解決電流泄漏問題，CMOS晶體管的結構必須進行變更，情況也開始進一步跑偏。2011年，英特爾在22納米節點上切換為FinFET，其柵極長度為26納米，半間距為40納米，鰭片則為8納米。
IEEE終身研究員兼英特爾資深員工、目前負責尋求新一代度量指標的Paolo Gargini表示，“從這個時候開始，節點就已經徹底失去了意義，因為節點數字已經與大家能夠在芯片上找到的任何實際尺寸都沒有關系。”
雖然還不算是普遍共識，但整個半導體行業已經逐漸開始意識到，確實需要一種新的、更靠譜的解決方案，把簡單表述與晶體管中最重要的實際特征重新統一起來。當然，這絕不是要回歸使用柵極長度的舊方法，現在的柵極長度已經不再直接決定芯片性能。相反，有人建議使用兩種方法來表示制造邏輯晶體管時的具體面積限制。一種被稱為接觸柵間距，是指從一個晶體管柵極到另一晶體管柵極間的最小距離。另一項則是金屬間距，用于衡量兩個水平金屬互連點之間的最小距離。（由于現在柵極長度已經不再重要，自然也不需要再去把金屬間距硬拆分成「半間距」。）
ARM公司首席研究工程師Brian Cline解釋道，這兩項值可以算是新型制程節點中建立基本邏輯的“最小公分母”。而兩個值的乘積，也能夠很好地估算晶體管的最小可能面積。而其他各個設計步驟（包括邏輯構成、SRAM單元、電路塊等）都會不斷增加這個最小面積的實際數值。他表示，“在對物理特征的精心設計之下，良好的邏輯制程應該能夠將這個值保持在最低水平。”
IEEE國際設備與系統發展路線圖（IRDS）主席Gargini在今年4月還提出，半導體行業將把接觸柵極節距（G）、金屬節距（M）結合起來，建立起一項更能“反映現實”的三位數衡量指標。對于未來的芯片來說，最重要的將是芯片上的設備層數（T）。（IRDS是「國際半導體技術發展路線圖」，即ITRS的繼任者。ITRS曾是一項延續數十年之久的全行業研究項目，旨在預測未來節點的各方面細節以幫助半導體行業及各供應商建立起統一的發展目標。目前ITRS已經失效，由IRDS繼續承擔相關指導工作。）
曾領導ITRS相關工作的Gargini提到，“這三項參數，基本足以對晶體管密度做出全面評估。”
根據IRDS路線圖來看，即將推出的5納米芯片中的接觸柵極節距為48納米，金屬柵極節距為36納米，且采用單層結構，因此可以表述為G48M36T1的形式。雖然還不能完全解決問題，但這至少要比“5納米節點”準確得多、也有意義得多。
與節點命名法一樣，GMT指標中的柵極節距與金屬節距值也將在未來十年中繼續減小。但這種減小速度也將越來越慢，按照目前的速度來看，大約會在十年之后達到終點。到那時，金屬節距將接近極紫外光刻所能操作的極限。盡管上一代光刻機能夠以經濟高效的方式突破193納米波長這一明確極限，但人們普遍認為在極紫外光刻機上不會再有這樣的意外驚喜。
Gargini表示，“到2029年左右，我們將到達光刻技術的極限。”在那之后，“唯一的出路就只有堆疊……堆疊將是增加晶體管密度的唯一途徑。”
換言之，屆時層數T將變得至關重要。目前最先進的硅CMOS仍是單層晶體管，通過十多個金屬互連層被鏈接至電路當中。但如果我們能夠構建起雙層晶體管，那么器件的密度將可直接翻倍。
硅CMOS的可行性目前仍受限于實驗室環境，但相信情況很快就會出現轉機。十多年來，行業研究人員一直在探索生產“單片式3D集成電路”的方法，即在芯片中一層又一層地堆疊晶體管。這并非易事，因為硅材料的加工溫度通常很高，因此在堆疊下一層時、往往會對上一層造成破壞。盡管如此，部分工業研究工作（其中以比利時納米技術研究公司Imec、法國CEA-Leti以及英特爾為代表）已經有所斬獲。作為由此催生出的兩種全新CMOS邏輯晶體管技術，NMOS與PMOS能夠交替堆疊并為下一代處理器鋪平發展道路。
更重要的是，即將出現的非硅技術也有可能率先邁入3D時代。例如，麻省理工學院Max Shulaker教授和他的同事們就在嘗試開發采用碳納米管晶體管層的3D芯片。這類設備能夠在相對較低的溫度下制造加工，因此與傳統硅芯片相比，這些“碳芯片”的多層結構似乎更易于實現。
其他企業也致力于研究能夠在硅材料上的金屬互連層內構建邏輯或存儲設備的方案，包括使用稀薄半導體（如二硫化鎢）制造微機械繼電器與晶體管等。
大約一年之前，一群著名學者齊聚加州大學伯克利分校，就新標準提出自己的看法。
專家們希望找到一種新的指標，消除由節點倒計時帶來的“末世”氛圍。他們認為，最重要的是要保證新指標不再具有自然終點。換句話說，數字應該隨著進步而上升、而非不斷下降。另外，新指標還必須簡單、準確，而且與半導體技術改進的核心目標（功能更強大的計算系統）密切相關。
學者們也都坦言，這個領域的研究對于青年才俊們確實缺乏吸引力。理由也很簡單：如果某個領域在可預見的未來十年內都不太可能取得突破，那么誰會愿意花四到六年接受相關專業教育？為了扭轉這一不利局面，專家們必須拿出更多創新解決方案，推動計算技術重歸發展快車道。
從這個角度來看，IRDS提出的GMT指標顯然還不夠完善。他們想要的理想指標不僅能夠描述處理器的發展，同時也應該可以衡量計算機整體系統中其他對性能具有重要影響的關鍵因素。雖然看起來似乎野心過大，但其中也確有可能蘊藏著指導計算技術未來發展的基本思路。
拆開英特爾Stratix 10現場可編程門陣列的封裝，我們能夠看到的絕不只有FPGA處理器。在封裝之內，處理器芯片周邊包圍著一系列“小芯片”，包括兩款高帶寬DRAM芯片。處理器則通過一小片以高密度互連陣列蝕刻的芯片與內存相對接。
一臺計算機的基礎，就是邏輯、內存以及二者之間的連接。因此，為了拿出能夠服眾的新指標，學者們最終選擇了DL, DM與DC 三項參數，共同構成了LMC指標。
根據LMC指標的發起者們所言，在這個以數據為中心的新時代下，DL, DM與DC 的提升將共同為計算系統的整體速度與能源效率做出貢獻。三者能夠體現歷史數據，展示邏輯、內存與連接性增長之間的關聯性，也足以反映過去幾十年間這三項固有指標的均衡增長。更令人驚訝的是，這種均衡關系適用于不同復雜程度的各類計算系統——無論是移動設備、臺式機還是世界上最強大的超級計算機，都可以借此加以描述。小組成員們表示，這種均衡增長也將為計算系統勾勒出清晰的未來愿景。
LMC方法
LMC是一種替代性的芯片衡量指標，主要通過邏輯密度(DL)、主存儲器密度(DM)以及二者之間的互連密度(DC)體現一套系統的技術價值。
在LMC指標當中，DL是指邏輯晶體管的密度，以每平方米的單元數量表示；DM為每平方毫米的主存儲器密度，以每平方毫米內存單元數量表示；DC則為邏輯與主存儲器之間的連接，以每平方毫米的互連數表示。對于多層設備或者3D芯片堆疊類方案，則衡量標準可以轉換為體積——而不單純是平方毫米。
在三者當中，DL應該是大家最熟悉的一種，因為自第一批集成電路出現以來，人們一直在計算芯片上的晶體管數量。雖然聽起來簡單，但事實并非如此。處理器上不同類型的電路在密度方面一直有所差別，而這很大程度上是受到設備互連機制的影響。邏輯芯片中最密集的部分通常是構成處理器調整緩存的SRAM存儲器，數據被存儲于其中以供快速重復訪問。這些調整緩存以六晶體管單元的大型陣列形式存在，憑借著明確的規則性而可以進行緊密封裝。在這項指標當中，迄今為止報告的DL最大值應該是臺積電以5納米制程工藝制造的135 MB SRAM陣列，其每平方毫米封裝有2.86億個晶體管。如果使用LMC命名法，那么該芯片應被稱為286M。
在另一方面同，邏輯塊要比嵌入其中的SRAM更為復雜、更不統一且密度更低。因此，僅權限SRAM判斷技術水平可能不夠公平。2017年，時任英特爾公司高級研究員的Mark Bohr提出了一種使用其他常見邏輯單元的密度加權計算公式。該公式著眼于簡單且普遍存在的雙輸入、四晶體管與非門結構，外加一套同樣常見但更為復雜的電路（即掃描觸發器）中的單位面積晶體管數。在典型設計中，公式會根據其中的小柵極、大單元比例對各項元素進行加權，借此計算出每平方毫米中的晶體管數量。Bohr當時提到，SRAM的密集非常大，應該被劃分為“論外”產物。
AMD公司高級研究員Kevin Gillespie指出，AMD公司在內部就曾使用過類似的衡量指標。他表示，任何不考慮設備連接方式的性能指標都不可能足夠準確。
另外幾位專家提出了新的可能性，即在經過商定的成規模半導體知識產權成果中（例如得到廣泛使用的ARM處理器設計方案）測量平均密度。
實際上，根據ARM公司Cline的說法，ARM方面放棄了使用單一指標的想法，轉而考慮從完整的處理器設計方案中提取電路功能塊的密度。他表示，“我認為面對多種多樣的硬件應用，不可能存在一種適用于所有方案的邏輯密度指標，”因為不同類型的芯片與系統間存在著巨大的差異。他指出，不同類型的處理器（CPU、GPU、神經網絡處理器、數字信號處理器等）有著完全不同的邏輯與SRAM比率。
最后，LMC的發起者們并沒有指定特定的DL測量方法，而決定將其留給業界討論。
DM的測量則相對簡單。目前，主存儲器通常是指DRAM，因為其價格低廉、耐用性高而且讀寫速度相對較快。
DRAM單元由單一晶體管構成，該晶體管負責控制指向將比特存儲為電荷的電容器的訪問操作。由于電荷會隨時間推移而泄漏，因此必須定期刷新各單元。目前的電容器建立在硅片上方的互連層中，因此密度不僅受到晶體管尺寸的影響，同時也受到互連幾何形狀的影響。LMC集團在已發表的論文中找到的最高DM值出自三星之手。三星公司于2018年詳細介紹了其最新DRAM技術，密度可達每平方毫米200 M（2億）個單元。
但DRAM不可能長久霸占主存儲器的寶座。當今，磁阻RAM、鐵電RAM、電阻式RAM以及相變RAM等替代性存儲技術已經投入商業生產，其中一些被嵌入處理器本體，也有一些作為獨立芯片存在。
更重要的是，在主存儲器與邏輯之間提供充足連接，已經構成當今計算系統的一大主要瓶頸。DC所關注的處理器與內存間互連性能，以往主要由封裝技術（而非芯片制造技術）所決定。與邏輯密度及存儲器密度相比，DC在過去幾十年的發展中一直沒能得到特別顯著的改善。取而代之的是，隨著新型封裝技術的出現與改進，DC也表現出同步的跳躍式發展。以過去十年為例，單芯片單片系統（SoC）開始讓位給在硅中介層上緊密結合的大量小芯片（即所謂2.5D系統）或者以3D形式堆疊排列的小芯片。目前臺積電集成芯片系統采用的3D芯片堆疊技術在DC方面表現最強，每平方毫米可容納12000條互連。
但是，DC不一定需要把邏輯接入獨立的存儲芯片。在某些系統中，主存儲器采用全嵌入式設計。以Cerebras Systems的機器學習大型芯片為例，其中使用的就是嵌入至單一大型芯片邏輯核心附近的SRAM。
LMC發起者們提出，如果將這表現最搶眼的三項參數統一到同一套系統中，那么DL、DM及DC可以表示為260M、200M、12K。
英特爾公司CTO Michael Mayberry認為，用一個數字描述半導體節點先進性的時代早就已經結束了。而他在原則上也更支持那些更具系統全面衡量能力的指標設計。他表示，“即使不完美，我們仍然應該努力達成共識，找到一種比當前制程節點更準確的半導體發展描述方式。”
他希望LMC能夠進一步擴展自身涵蓋范圍，包括指定要測量的內容與具體方式。例如，在DM值方面，Mayberry表示其應該特指與處理器處于同一芯片封裝之內的存儲器。他補充道，對于“主存儲器”的具體歸類方式可能也需要作出調整。未來，處理器與數據存儲設備之間可能存在多層存儲。例如，英特爾與美光聯手打造的3D XPoint存儲器就是一種非易失性系統，其定位介于DRAM與存儲之間。
此外，基于密度的指標（例如LMC）與基于光刻的指標（例如GMT）均與代工廠及存儲芯片制造商的客戶們關系不大。AMD公司的Gillespie表示，“密度很重要，但性能、功能以及成本同樣重要。”Mayberry也補充道，每種芯片設計都需要在這四項因素之間做出權衡，因此“沒有哪個單一數字能夠準確反映也節點的性能水平。”
全球第三大DRAM制造商美光科技高級研究員兼副總裁Gurtej Singh Sandhu指出，“目前，內存與存儲層面最重要的指標仍然是每比特成本。此當然，其他一些與市場應用緊密相關的性能因素也非常重要。”
也有一派觀點認為，目前并不需要提出新的指標。GlobalFoundries公司工程技術與質量高級副總裁Gregg Bartlett表示，這些措施“實際上只在以尺寸縮小為主導的場景下才適用。”該公司于2018年決定放棄對7納米制程工藝的追求。這個級別上的客戶與應用數量有限，與半導體行業的總體方向關系也不大。目前，只有英特爾、三星以及臺積電在繼續追求CMOS邏輯節點的制程突破，但全球半導體制造收入中的大部分比例都與此毫無關系。
Bartlett則認為，CMOS邏輯與專用技術（例如嵌入式非易失性存儲器與毫米波無線電）的集成將決定半導體行業的未來，相比之下尺寸縮小就顯得意義有限了。
但可以肯定的是，尺寸縮小仍將在未來幾年內成為半導體消費者們最關注的指標。LMC與GMT指標的發起者們也都承認這一點，并希望盡快制定出新的衡量方法以吸引更多新鮮技術人才持續推動半導體行業的發展。
對于Gargini本人以及GMT的支持者們來說，這是為了讓整個行業重歸正軌。他認為，如果沒有可靠的統一發展指標，行業的發展效率將越來越低。“這會增加失敗的可能性。到硅CMOS徹底耗盡尺寸縮小空間，我們還有十年時間。周期緊迫，如果不好好把握，我們恐怕難以達成推動計算持續發展的必要突破。”
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